PLL: Yes, Tujuan utama: Memory, DDR2, Masukan: SSTL-18, Pengeluaran: SSTL-18, Bilangan Litar: 1, Nisbah - Input: Output: 1:10,
PLL: No, Pengeluaran: Clock,
PLL: Yes, Tujuan utama: SONET/SDH, Stratum, Masukan: LVCMOS, Pengeluaran: LVCMOS, LVPECL, Bilangan Litar: 1, Nisbah - Input: Output: 11:13,
PLL: Yes, Tujuan utama: SONET/SDH, Telecom, Masukan: LVCMOS, Pengeluaran: LVCMOS, LVPECL, Bilangan Litar: 1, Nisbah - Input: Output: 6:5,
PLL: Yes, Tujuan utama: 3G, Ethernet, SONET/SDH, Masukan: LVCMOS, LVDS, LVPECL, Pengeluaran: LVDS, Bilangan Litar: 1, Nisbah - Input: Output: 2:2,
PLL: Yes, Tujuan utama: SONET/SDH, Masukan: CMOS, Pengeluaran: CML, CMOS, Bilangan Litar: 2, Nisbah - Input: Output: 3:3,
PLL: Yes, Tujuan utama: Ethernet, SONET/SDH, Telecom, Masukan: LVCMOS, Pengeluaran: LVCMOS, Bilangan Litar: 1, Nisbah - Input: Output: 11:10,
PLL: Yes, Tujuan utama: Ethernet, SONET/SDH, Masukan: CML, Pengeluaran: CML, Bilangan Litar: 1, Nisbah - Input: Output: 2:2,
